The design of calibration circuit for analog-to-digital converter (ADC)
Loading...
Date
2016-03
Authors
S. Mohideen Ali, Mohammad Ariff
Journal Title
Journal ISSN
Volume Title
Publisher
Pusat Pengajian Kejuruteraan Elektrik & Elektronik, Universiti Sains Malaysia
Abstract
Dua jenis (Jenis 1 dan Jenis 2) litar tentukuran untuk ADC saluran maklumat telah direka bentuk menggunakan kod Verilog-A yang boleh didapati daripada arkib ahdlib dari alat simulasi perisian Cadence Virtuoso. Kod yang diguna pakai telah diubahsuai bagi memenuhi litar tentukuran yang dicadangkan. Dua blok ADC saluran maklumat yang sama (ADC saluran maklumat 1 dan ADC saluran maklumat 2) direalisasi menggunakan 130nm proses Silterra CMOS dengan setiap ADC mempunyai output digital 4-bit masing-masing. Voltan rujukan pada 600mV digunakan dalam operasi ADC saluran maklumat ini dengan bekalan kuasa 1.2V bagi Vdd dan 0V bagi Vss. ADC saluran maklumat beroperasi pada frekuensi pensampelan 2.2727MHz dengan frekuensi input dari DC ke 1.1364 MHz. Julat Voltan input ADC saluran maklumat adalah dari 300 mV ke 900 mV dengan voltan pertengahan pada 600 mV. Peringkat-peringkat saluran maklumat yang digunakan dalam pembinaan kedua-dua ADC saluran maklumat mengunakan litar Pendaraban Digital-ke-Analog Penukar (MDAC). Litar MDAC adalah berdasarkan kepada konfigurasi 1.5-bit suis-kapasitor dengan penguat kendalian (op-amp) pengamiran sepenuhnya yang mempunyai gandaan hampir 2. Pembetulan Ralat Digital (DEC) juga dicadangkan menggunakan kod Verilog-A pada dua blok, pengatur-masa dan penambah 4-bit. Tiada konsep pembetulan secara isyarat digunakan dalam litar tentukuran yang dicadangkan, membolehkan litar MDAC yang sama digunakan tanpa pengubahsuaian. Pejana palsu-rawak (PN) tidak digunakan dalam litar tentukuran yang dicadangkan. INL yang dicapai dengan tentukuran jenis litar 1 adalah dari maksimum 1 LSB ke minimum -1 LSB . Untuk tentukuran jenis litar 2 , INL yang dicapai adalah maksimum 1 LSB dan minimum 0 LSB . DNL yang dicapai dengan jenis 1 adalah dari maksimum 0 LSB ke minimum -1 LSB manakala jenis 2 mencapai 0 LSB .
Two types (Type 1 and Type 2) of calibration circuits for the pipelined ADC was desgined using Verilog-A code modeling available from ahdlib Library of the Cadence Virtuoso tool. The modelling codes were modified to suit the proposed calibration circuit. Two identical pipelined ADC blocks (Pipelined ADC 1 and Pipelined ADC 2) were realized in 130nm Silterra CMOS process with each ADC having a 4-bit digital output respectively. A reference voltage of 600mV was used in the operation of the pipelined ADC with power supply connected to 1.2V for Vdd and ground GND for Vss. The pipelined ADC operates at a sampling frequency of 2.2727MHz with input frequency from DC to 1.1364MHz. The input range voltage of the pipelined ADC is 300mV to 900mV with common-mode voltage of 600mV. Stages used in the construction of each pipelined ADCs employed Multiplying Digital-to-Analog Converter (MDAC) circuit architecture. The MDAC circuit is based on the 1.5-bit switched capacitor configuration with fully-differential operational amplifier (op-amp) gain or radix of approximately 2. A Digital Error Correction (DEC) was also proposed using Verilog-A code modeling where two blocks, time-align block and 4-bit adder made up the DEC block. No dithering signal or concept was used in the proposed calibration circuit, enabling the same MDAC circuit to be used with no modifications. A DNL of 0 LSB was achieved when calibration was enabled. The INL achieved by Calibration circuit type 1 is from maximum +1 LSB to minimum -1 LSB. For the Calibration circuit type 2, INL achieved is maximum +1 LSB and minimum 0 LSB. The DNL achieved by type 1 is from maximum 0 LSB to minimum -1 LSB while type 2 achieved 0 LSB.
Description
Keywords
Analog-to-digital converter , ADC , Digital-to-Analog Converter , DAC , calibration circuit